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DP介绍-二维苹果收集

发表于 2016-04-26 | 分类于 algorithm | 阅读次数

问题引出

平面上有N*M个格子,每个格子中放着一定数量的苹果。你从左上角的格子开始,每一步只能向下走或是向右走,每次走到一个格子上就把格子里的苹果收集起来,这样下去,你最多能收集到多少个苹果。

分析

问题最红需要我们求出整个格子里最终能收集到多少苹果,这个问题直接求解是没有办法的。我们可以换个办法依次趋近这个问题的结果。

当前位置(x,y)能够获取的苹果数目最多是多少。

这个问题就比较好说了,因为到达当前位置的前置节点只有两个,也就是他的上方位置或左侧位置(先不讨论边界问题)。我们从格子的起点开始,每次获取当前位置上侧、左侧位置节点的苹果数目对比即可。

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Java操作Ini文件

发表于 2016-04-25 | 分类于 java | 阅读次数

这个问题最开始是一个朋友面试时面试官让他解决的问题,他拿来请教我,我正好借此机会了解了下这种数据、配置存储文件。

ini 文件是Initialization File的缩写,即初始化文件,是windows的系统配置文件所采用的存储格式,统管windows的各项配置,一般用户就用windows提供的各项图形化管理界面就可实现相同的配置了。但在某些情况,还是要直接编辑ini才方便,一般只有很熟悉windows才能去直接编辑。开始时用于WIN3X下面,WIN95用注册表代替,以及后面的内容表示一个节,相当于注册表中的键。

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DP介绍-最长递增子序列

发表于 2016-04-23 | 分类于 algorithm | 阅读次数

最长递增子序列系列是DP动态规划中简单、经典的入门题目。类似最长非递减子序列、导弹拦截问题、最长公共子序列问题等等。这在我们逐渐了解、认知动态规划的过程中可以给我们提高很大的帮助。

设有由n个不相同的整数组成的数列,记为:a[0]、a[1]、……、a[n-1]且a(i)<>a(j) (i<>j)

例如{2,3,4,5,6,343,5,36,45,64,56,564}

若存在i1<i2<i3< … < ie 且有a[i1]<a[i2]< … <a[ie]则称为长度为e的递增子序列序列。如上例中3,18,23,24就是一个长度为4的递增序列,同时也有3,7,10,12,16,24长度为6的递增序列

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DP介绍

发表于 2016-04-22 | 分类于 algorithm | 阅读次数

动态规划(dynamic programming)是运筹学的一个分支,是求解决策过程(decision process)最优化的数学方法。20世纪50年代初美国数学家R.E.Bellman等人在研究多阶段决策过程(multistep decision process)的优化问题时,提出了著名的最优化原理(principle of optimality),把多阶段过程转化为一系列单阶段问题,利用各阶段之间的关系,逐个求解,创立了解决这类过程优化问题的新方法——动态规划

动态规划算法通常基于一个递推公式和n个初始状态。当前子问题的解将由前子问题的解推出。使用动态规划来解题只需要多项式时间复杂度。

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Android Sdk获取更新

发表于 2016-04-21 | 分类于 android | 阅读次数

最近好多朋友、同学陆陆续续开始了他们的毕设阶段,得益于国内蓬勃爆炸发展的移动终端产业,有相当一部分小伙伴们的课题都是基于android platform这个世界占比最大的开源移动操作系统app开发。他们也陆陆续续遇到了新的问题。

恰好我曾经作为初学者遇到过相同的问题,我将这些问题记录下来,希望可以分享我的知识、经验与见解。

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宅福利-Tumblr

发表于 2016-04-20 | 分类于 python | 阅读次数

本篇文章是洗白种子文件的兄弟篇,也是为了安利一个宅男宅女极好的网站–汤不热.

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verilog过程块与赋值

发表于 2016-04-18 | 分类于 Verilog | 阅读次数

过程块

  1. always过程块

模板:

1
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5
6
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always @(<敏感信号表达式>)
begin
//过程赋值
//if语句
//case语句
//while、repeat、for语句
//task、function调用
end

当敏感信号表达式的值改变时候,就执行一遍块内语句。同时always过程块是不能够嵌套使用的。

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基于Xilinx的Synthesize

发表于 2016-04-18 | 分类于 Verilog | 阅读次数

所谓综合,就是讲HDL语言、原理图等设计输入翻译成由与、或、非们和RAM、触发器登记本逻辑单元的逻辑连接(即网表)。并根据目标和要求(约束条件)优化生成的逻辑连接。

ISE-XST

XST是Xilinx公司自己的综合(Synthsize)工具。当我们完成输入、仿真以及管脚分配之后就可以进行综合和实现。

双击Synthesize-XST,就可以完成综合。一般而言,会有三种结果:

  • 仿真完成

  • Warn警告

  • ERROR错误

Warn会在Synthesize-XST出现黄色警示,而Error有红色标识。

综合完成之后可以通过使用XST的View RTLSchematics工具查看RTL级结构图。


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