The gray code is a binary numeral system where two successive values differ in only one bit.

Given a non-negative integer n representing the total number of bits in the code, print the sequence of gray code. A gray code sequence must begin with 0.

For example, given n = 2, return [0,1,3,2]. Its gray code sequence is:

1
2
3
4

00 - 0
01 - 1
11 - 3
10 - 2

Filt_sink源码结构

先来讲flit_sink，也就是汇聚节点（网关）的微片控制模块。整个大模块下分4个相对小的模块结构。

• chi-rtr_channel_input

接收端信道接口 input channel interface

• gnt_ivc_arb

通用仲裁，指出哪一个虚拟信道 generic arbiter

• fb

微片缓冲 flit buffer

记录下Router这个工程的几个全局函数.

clogb

1
2
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4
5
6
7
8

function integer clogb(input integer argument);
   integer 		     i;
   begin
      clogb = 0;
      for(i = argument - 1; i > 0; i = i >> 1)
		clogb = clogb + 1;
   end
endfunction

并行块

在测试中经常会用到 fork...join块。使用并行块能表示以同一个时间起点算起的多个时间的运行，并行的执行复杂的过程结构，如循环或任务。

eg

本文介绍在ISE开发环境下，由两个16bit加法器构成的、可以完成4个16bit输入的18bit输出加法器。

IP核

IP Core就是预先设计好、经过严格测试和优化过的电路功能模块，如乘法器、FIR滤波器、PCI接口等，并且一般采用参数可配置的结构，方便用户根据实际情况来调用这些模块。随着FPGA规模的增加，使用IP core完成设计成为发展趋势。

IP Core生成器（Core Generator）是Xilinx FPGA设计中的一个重要设计工具，提供了大量成熟的、高效的IP Core为用户所用，涵盖了汽车工业、基本单元、通信和网络、数字信号处理、FPGA特点和设计、数学函数、记忆和存储单元、标准总线接口等8大类。

基础知识

Test bench即Verilog需要编写的测试文件。在module设计完成、综合之后我们需要通过测试文件完成对设计module的测试。

Test bench大致分为下面三个部分:

• 时钟控制 clock control

一般采用always实现

• 实例化instantiate要测试的module

• 对实例的输入赋值

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